Fix brokenness of JTAG-DTM and CDC, add openocd remote bitbang testbench for DTM + DM + core
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Luke Wren
parent
27674be996
commit
42632e325a
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@ -123,7 +123,6 @@ always @ (posedge clk_src or negedge rst_n_src) begin
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||||||
if (!rst_n_src) begin
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if (!rst_n_src) begin
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||||||
src_req <= 1'b0;
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src_req <= 1'b0;
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src_waiting_for_downstream <= 1'b0;
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src_waiting_for_downstream <= 1'b0;
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src_paddr_pwdata_pwrite <= {W_ADDR + W_DATA + 1{1'b0}};
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src_prdata_pslverr <= {W_DATA + 1{1'b0}};
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src_prdata_pslverr <= {W_DATA + 1{1'b0}};
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||||||
src_pready_r <= 1'b1;
|
src_pready_r <= 1'b1;
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||||||
end else if (src_waiting_for_downstream) begin
|
end else if (src_waiting_for_downstream) begin
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||||||
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@ -163,25 +162,23 @@ assign src_pready = src_pready_r;
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// dst state machine
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// dst state machine
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||||||
wire dst_bus_finish = dst_penable && dst_pready;
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wire dst_bus_finish = dst_penable && dst_pready;
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reg dst_psel_r;
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||||||
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reg dst_penable_r;
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||||||
always @ (posedge clk_dst or negedge rst_n_dst) begin
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always @ (posedge clk_dst or negedge rst_n_dst) begin
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||||||
if (!rst_n_dst) begin
|
if (!rst_n_dst) begin
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||||||
dst_ack <= 1'b0;
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dst_ack <= 1'b0;
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||||||
end else if (dst_req) begin
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end else if (dst_req) begin
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||||||
dst_ack <= 1'b1;
|
dst_ack <= 1'b1;
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||||||
end else if (!dst_req && dst_penable && dst_pready) begin
|
end else if (!dst_req && dst_ack && !dst_psel_r) begin
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||||||
dst_ack <= 1'b0;
|
dst_ack <= 1'b0;
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||||||
end
|
end
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||||||
end
|
end
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||||||
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reg dst_psel_r;
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||||||
reg dst_penable_r;
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||||||
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||||||
always @ (posedge clk_dst or negedge rst_n_dst) begin
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always @ (posedge clk_dst or negedge rst_n_dst) begin
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||||||
if (!rst_n_dst) begin
|
if (!rst_n_dst) begin
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||||||
dst_psel_r <= 1'b0;
|
dst_psel_r <= 1'b0;
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||||||
dst_penable_r <= 1'b0;
|
dst_penable_r <= 1'b0;
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||||||
dst_prdata_pslverr <= {W_DATA + 1{1'b0}};
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||||||
end else if (dst_req && !dst_ack) begin
|
end else if (dst_req && !dst_ack) begin
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||||||
dst_psel_r <= 1'b1;
|
dst_psel_r <= 1'b1;
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||||||
// Note this assignment is cross-domain. The src register has been
|
// Note this assignment is cross-domain. The src register has been
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||||||
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||||||
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@ -119,7 +119,7 @@ always @ (posedge tck or negedge trst_n) begin
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end else if (tap_state == S_CAPTURE_IR) begin
|
end else if (tap_state == S_CAPTURE_IR) begin
|
||||||
ir_shift <= ir;
|
ir_shift <= ir;
|
||||||
end else if (tap_state == S_SHIFT_IR) begin
|
end else if (tap_state == S_SHIFT_IR) begin
|
||||||
ir_shift <= {ir_shift[W_IR-2:0], tdi};
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ir_shift <= {tdi, ir_shift} >> 1;
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||||||
end else if (tap_state == S_UPDATE_IR) begin
|
end else if (tap_state == S_UPDATE_IR) begin
|
||||||
ir <= ir_shift;
|
ir <= ir_shift;
|
||||||
end
|
end
|
||||||
|
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@ -233,10 +233,13 @@ always @ (posedge tck or negedge trst_n) begin
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||||||
if (dr_shift[16])
|
if (dr_shift[16])
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||||||
dmi_cmderr <= 2'd0;
|
dmi_cmderr <= 2'd0;
|
||||||
end else if (tap_state == S_UPDATE_DR && ir == IR_DMI) begin
|
end else if (tap_state == S_UPDATE_DR && ir == IR_DMI) begin
|
||||||
if (dtm_psel)
|
if (dtm_psel) begin
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||||||
dmi_busy <= 1'b1;
|
dmi_busy <= 1'b1;
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||||||
else if (dmi_cmderr == 2'd0)
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end else if (dr_shift[1:0] != 2'd0) begin
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||||||
|
// DMI ignored operation, so set sticky busy
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if (dmi_cmderr == 2'd0)
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||||||
dmi_cmderr <= 2'd3;
|
dmi_cmderr <= 2'd3;
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||||||
|
end
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||||||
end else if (dmi_busy && dtm_pready) begin
|
end else if (dmi_busy && dtm_pready) begin
|
||||||
dmi_busy <= 1'b0;
|
dmi_busy <= 1'b0;
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||||||
if (dmi_cmderr == 2'd0 && dtm_pslverr)
|
if (dmi_cmderr == 2'd0 && dtm_pslverr)
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||||||
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@ -283,8 +286,8 @@ always @ (negedge tck or negedge trst_n) begin
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||||||
if (!trst_n) begin
|
if (!trst_n) begin
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||||||
tdo <= 1'b0;
|
tdo <= 1'b0;
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||||||
end else begin
|
end else begin
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||||||
tdo <= tap_state == S_SHIFT_IR ? ir_shift[W_IR - 1] :
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tdo <= tap_state == S_SHIFT_IR ? ir_shift[0] :
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||||||
tap_state == S_SHIFT_DR ? dr_shift[W_DR_SHIFT - 1] : 1'b0;
|
tap_state == S_SHIFT_DR ? dr_shift[0] : 1'b0;
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||||||
end
|
end
|
||||||
end
|
end
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||||||
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||||||
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@ -0,0 +1,2 @@
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tb
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dut.cpp
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@ -0,0 +1,16 @@
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TOP := tb
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all: tb
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SYNTH_CMD += read_verilog -I ../../../hdl $(shell listfiles tb.f);
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SYNTH_CMD += hierarchy -top $(TOP); proc; opt_clean; async2sync;
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SYNTH_CMD += write_cxxrtl -g4 dut.cpp
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dut.cpp:
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|
yosys -p "$(SYNTH_CMD)" 2>&1 > cxxrtl.log
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clean::
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rm -f dut.cpp cxxrtl.log tb
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tb: dut.cpp
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|
clang++ -O3 -std=c++14 $(addprefix -D,$(CDEFINES)) -I $(shell yosys-config --datdir)/include tb.cpp -o tb
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@ -0,0 +1,13 @@
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adapter driver remote_bitbang
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remote_bitbang_host localhost
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remote_bitbang_port 9824
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|
transport select jtag
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set _CHIPNAME hazard3
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|
jtag newtap $_CHIPNAME cpu -irlen 5
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set _TARGETNAME $_CHIPNAME.cpu
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target create $_TARGETNAME riscv -chain-position $_TARGETNAME
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|
gdb_report_data_abort enable
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|
init
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|
halt
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@ -0,0 +1,298 @@
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#include <iostream>
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#include <fstream>
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#include <cstdint>
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#include <string>
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#include <algorithm>
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#include <stdio.h>
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#include <unistd.h>
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#include <sys/socket.h>
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#include <netinet/in.h>
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|
// Device-under-test model generated by CXXRTL:
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#include "dut.cpp"
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#include <backends/cxxrtl/cxxrtl_vcd.h>
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static const unsigned int MEM_SIZE = 16 * 1024 * 1024;
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uint8_t mem[MEM_SIZE];
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static const unsigned int IO_BASE = 0x80000000;
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enum {
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|
IO_PRINT_CHAR = 0,
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||||||
|
IO_PRINT_U32 = 4,
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||||||
|
IO_EXIT = 8
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|
};
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||||||
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||||||
|
const char *help_str =
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|
"Usage: tb binfile [vcdfile] [--dump start end] [--cycles n] [--port n]\n"
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|
" binfile : Binary to load into start of memory\n"
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|
" vcdfile : Path to dump waveforms to\n"
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||||||
|
" --dump start end : Print out memory contents between start and end (exclusive)\n"
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|
" after execution finishes. Can be passed multiple times.\n"
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||||||
|
" --cycles n : Maximum number of cycles to run before exiting.\n"
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||||||
|
" --port n : Port number to listen for openocd remote bitbang\n"
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;
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||||||
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void exit_help(std::string errtext = "") {
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std::cerr << errtext << help_str;
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|
exit(-1);
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|
}
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|
enum cmdstate {
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S_IDLE = 0,
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|
S_WRITE_SETUP,
|
||||||
|
S_WRITE_ACCESS,
|
||||||
|
S_READ_SETUP,
|
||||||
|
S_READ_ACCESS
|
||||||
|
};
|
||||||
|
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||||||
|
int main(int argc, char **argv) {
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||||||
|
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||||||
|
if (argc < 2)
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||||||
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exit_help();
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||||||
|
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||||||
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bool dump_waves = false;
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||||||
|
std::string waves_path;
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||||||
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std::vector<std::pair<uint32_t, uint32_t>> dump_ranges;
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||||||
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int64_t max_cycles = 100000;
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||||||
|
uint16_t port = 9824;
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||||||
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||||||
|
for (int i = 2; i < argc; ++i) {
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||||||
|
std::string s(argv[i]);
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||||||
|
if (i == 2 && s.rfind("--", 0) != 0) {
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||||||
|
// Optional positional argument: vcdfile
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|
dump_waves = true;
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||||||
|
waves_path = s;
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||||||
|
}
|
||||||
|
else if (s == "--dump") {
|
||||||
|
if (argc - i < 3)
|
||||||
|
exit_help("Option --dump requires 2 arguments\n");
|
||||||
|
dump_ranges.push_back(std::pair<uint32_t, uint32_t>(
|
||||||
|
std::stoul(argv[i + 1], 0, 0),
|
||||||
|
std::stoul(argv[i + 2], 0, 0)
|
||||||
|
));;
|
||||||
|
i += 2;
|
||||||
|
}
|
||||||
|
else if (s == "--cycles") {
|
||||||
|
if (argc - i < 2)
|
||||||
|
exit_help("Option --cycles requires an argument\n");
|
||||||
|
max_cycles = std::stol(argv[i + 1], 0, 0);
|
||||||
|
i += 1;
|
||||||
|
}
|
||||||
|
else if (s == "--port") {
|
||||||
|
if (argc - i < 2)
|
||||||
|
exit_help("Option --port requires an argument\n");
|
||||||
|
port = std::stol(argv[i + 1], 0, 0);
|
||||||
|
i += 1;
|
||||||
|
}
|
||||||
|
else {
|
||||||
|
std::cerr << "Unrecognised argument " << s << "\n";
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||||||
|
exit_help("");
|
||||||
|
}
|
||||||
|
}
|
||||||
|
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||||||
|
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||||||
|
int server_fd, sock_fd;
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||||||
|
struct sockaddr_in sock_addr;
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|
int sock_opt = 1;
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||||||
|
socklen_t sock_addr_len = sizeof(sock_addr);
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||||||
|
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||||||
|
server_fd = socket(AF_INET, SOCK_STREAM, 0);
|
||||||
|
if (server_fd == 0) {
|
||||||
|
fprintf(stderr, "socket creation failed\n");
|
||||||
|
exit(-1);
|
||||||
|
}
|
||||||
|
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||||||
|
int setsockopt_rc = setsockopt(
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||||||
|
server_fd, SOL_SOCKET, SO_REUSEADDR | SO_REUSEPORT,
|
||||||
|
&sock_opt, sizeof(sock_opt)
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||||||
|
);
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||||||
|
|
||||||
|
if (setsockopt_rc) {
|
||||||
|
fprintf(stderr, "setsockopt failed\n");
|
||||||
|
exit(-1);
|
||||||
|
}
|
||||||
|
|
||||||
|
sock_addr.sin_family = AF_INET;
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||||||
|
sock_addr.sin_addr.s_addr = INADDR_ANY;
|
||||||
|
sock_addr.sin_port = htons(port);
|
||||||
|
if (bind(server_fd, (struct sockaddr *)&sock_addr, sizeof(sock_addr)) < 0) {
|
||||||
|
fprintf(stderr, "bind failed\n");
|
||||||
|
exit(-1);
|
||||||
|
}
|
||||||
|
|
||||||
|
printf("Waiting for connection on port %u\n", port);
|
||||||
|
if (listen(server_fd, 3) < 0) {
|
||||||
|
fprintf(stderr, "listen failed\n");
|
||||||
|
exit(-1);
|
||||||
|
}
|
||||||
|
sock_fd = accept(server_fd, (struct sockaddr *)&sock_addr, &sock_addr_len);
|
||||||
|
if (sock_fd < 0) {
|
||||||
|
fprintf(stderr, "accept failed\n");
|
||||||
|
exit(-1);
|
||||||
|
}
|
||||||
|
printf("Connected\n");
|
||||||
|
|
||||||
|
cxxrtl_design::p_tb top;
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||||||
|
|
||||||
|
std::fill(std::begin(mem), std::end(mem), 0);
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||||||
|
|
||||||
|
std::ifstream fd(argv[1], std::ios::binary | std::ios::ate);
|
||||||
|
std::streamsize bin_size = fd.tellg();
|
||||||
|
if (bin_size > MEM_SIZE) {
|
||||||
|
std::cerr << "Binary file (" << bin_size << " bytes) is larger than memory (" << MEM_SIZE << " bytes)\n";
|
||||||
|
return -1;
|
||||||
|
}
|
||||||
|
fd.seekg(0, std::ios::beg);
|
||||||
|
fd.read((char*)mem, bin_size);
|
||||||
|
|
||||||
|
std::ifstream cmdfile(argv[2]);
|
||||||
|
|
||||||
|
std::ofstream waves_fd;
|
||||||
|
cxxrtl::vcd_writer vcd;
|
||||||
|
if (dump_waves) {
|
||||||
|
waves_fd.open(waves_path);
|
||||||
|
cxxrtl::debug_items all_debug_items;
|
||||||
|
top.debug_info(all_debug_items);
|
||||||
|
vcd.timescale(1, "us");
|
||||||
|
vcd.add(all_debug_items);
|
||||||
|
}
|
||||||
|
|
||||||
|
bool bus_trans = false;
|
||||||
|
bool bus_write = false;
|
||||||
|
bool bus_trans_i = false;
|
||||||
|
uint32_t bus_addr_i = 0;
|
||||||
|
uint32_t bus_addr = 0;
|
||||||
|
uint8_t bus_size = 0;
|
||||||
|
// Never generate bus stalls
|
||||||
|
top.p_i__hready.set<bool>(true);
|
||||||
|
top.p_d__hready.set<bool>(true);
|
||||||
|
|
||||||
|
// Reset + initial clock pulse
|
||||||
|
top.step();
|
||||||
|
top.p_clk.set<bool>(true);
|
||||||
|
top.p_tck.set<bool>(true);
|
||||||
|
top.step();
|
||||||
|
top.p_clk.set<bool>(false);
|
||||||
|
top.p_tck.set<bool>(false);
|
||||||
|
top.p_trst__n.set<bool>(true);
|
||||||
|
top.p_rst__n.set<bool>(true);
|
||||||
|
top.step();
|
||||||
|
|
||||||
|
cmdstate state = S_IDLE;
|
||||||
|
int idle_counter = 0;
|
||||||
|
|
||||||
|
for (int64_t cycle = 0; cycle < max_cycles; ++cycle) {
|
||||||
|
top.p_clk.set<bool>(false);
|
||||||
|
top.step();
|
||||||
|
if (dump_waves)
|
||||||
|
vcd.sample(cycle * 2);
|
||||||
|
top.p_clk.set<bool>(true);
|
||||||
|
top.step();
|
||||||
|
|
||||||
|
// Most bitbang commands complete in one cycle (e.g. TCK/TMS/TDI
|
||||||
|
// writes) but reads take 0 cycles, step=false.
|
||||||
|
bool got_exit_cmd = false;
|
||||||
|
bool step = false;
|
||||||
|
char c;
|
||||||
|
while (!step) {
|
||||||
|
if (read(sock_fd, &c, 1) > 0) {
|
||||||
|
if (c == 'r' || c == 's') {
|
||||||
|
top.p_trst__n.set<bool>(true);
|
||||||
|
step = true;
|
||||||
|
}
|
||||||
|
else if (c == 't' || c == 'u') {
|
||||||
|
top.p_trst__n.set<bool>(false);
|
||||||
|
}
|
||||||
|
else if (c >= '0' && c <= '7') {
|
||||||
|
int mask = c - '0';
|
||||||
|
top.p_tck.set<bool>(mask & 0x4);
|
||||||
|
top.p_tms.set<bool>(mask & 0x2);
|
||||||
|
top.p_tdi.set<bool>(mask & 0x1);
|
||||||
|
step = true;
|
||||||
|
}
|
||||||
|
else if (c == 'R') {
|
||||||
|
char d = top.p_tdo.get<bool>() ? '1' : '0';
|
||||||
|
send(sock_fd, &d, 1, 0);
|
||||||
|
}
|
||||||
|
else if (c == 'Q') {
|
||||||
|
got_exit_cmd = true;
|
||||||
|
step = true;
|
||||||
|
}
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
// Handle current data phase, then move current address phase to data phase
|
||||||
|
uint32_t rdata = 0;
|
||||||
|
if (bus_trans && bus_write) {
|
||||||
|
uint32_t wdata = top.p_d__hwdata.get<uint32_t>();
|
||||||
|
if (bus_addr <= MEM_SIZE) {
|
||||||
|
unsigned int n_bytes = 1u << bus_size;
|
||||||
|
// Note we are relying on hazard3's byte lane replication
|
||||||
|
for (unsigned int i = 0; i < n_bytes; ++i) {
|
||||||
|
mem[bus_addr + i] = wdata >> (8 * i) & 0xffu;
|
||||||
|
}
|
||||||
|
}
|
||||||
|
else if (bus_addr == IO_BASE + IO_PRINT_CHAR) {
|
||||||
|
putchar(wdata);
|
||||||
|
}
|
||||||
|
else if (bus_addr == IO_BASE + IO_PRINT_U32) {
|
||||||
|
printf("%08x\n", wdata);
|
||||||
|
}
|
||||||
|
else if (bus_addr == IO_BASE + IO_EXIT) {
|
||||||
|
printf("CPU requested halt. Exit code %d\n", wdata);
|
||||||
|
printf("Ran for %ld cycles\n", cycle + 1);
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
}
|
||||||
|
else if (bus_trans && !bus_write) {
|
||||||
|
if (bus_addr <= MEM_SIZE) {
|
||||||
|
bus_addr &= ~0x3u;
|
||||||
|
rdata =
|
||||||
|
(uint32_t)mem[bus_addr] |
|
||||||
|
mem[bus_addr + 1] << 8 |
|
||||||
|
mem[bus_addr + 2] << 16 |
|
||||||
|
mem[bus_addr + 3] << 24;
|
||||||
|
}
|
||||||
|
}
|
||||||
|
top.p_d__hrdata.set<uint32_t>(rdata);
|
||||||
|
if (bus_trans_i) {
|
||||||
|
bus_addr_i &= ~0x3u;
|
||||||
|
top.p_i__hrdata.set<uint32_t>(
|
||||||
|
(uint32_t)mem[bus_addr_i] |
|
||||||
|
mem[bus_addr_i + 1] << 8 |
|
||||||
|
mem[bus_addr_i + 2] << 16 |
|
||||||
|
mem[bus_addr_i + 3] << 24
|
||||||
|
);
|
||||||
|
}
|
||||||
|
|
||||||
|
bus_trans = top.p_d__htrans.get<uint8_t>() >> 1;
|
||||||
|
bus_write = top.p_d__hwrite.get<bool>();
|
||||||
|
bus_size = top.p_d__hsize.get<uint8_t>();
|
||||||
|
bus_addr = top.p_d__haddr.get<uint32_t>();
|
||||||
|
bus_trans_i = top.p_i__htrans.get<uint8_t>() >> 1;
|
||||||
|
bus_addr_i = top.p_i__haddr.get<uint32_t>();
|
||||||
|
|
||||||
|
if (dump_waves) {
|
||||||
|
// The extra step() is just here to get the bus responses to line up nicely
|
||||||
|
// in the VCD (hopefully is a quick update)
|
||||||
|
top.step();
|
||||||
|
vcd.sample(cycle * 2 + 1);
|
||||||
|
waves_fd << vcd.buffer;
|
||||||
|
vcd.buffer.clear();
|
||||||
|
}
|
||||||
|
if (got_exit_cmd)
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
|
||||||
|
close(sock_fd);
|
||||||
|
|
||||||
|
for (auto r : dump_ranges) {
|
||||||
|
printf("Dumping memory from %08x to %08x:\n", r.first, r.second);
|
||||||
|
for (int i = 0; i < r.second - r.first; ++i)
|
||||||
|
printf("%02x%c", mem[r.first + i], i % 16 == 15 ? '\n' : ' ');
|
||||||
|
printf("\n");
|
||||||
|
}
|
||||||
|
|
||||||
|
return 0;
|
||||||
|
}
|
||||||
|
|
@ -0,0 +1,6 @@
|
||||||
|
file tb.v
|
||||||
|
file $HDL/debug/cdc/hazard3_reset_sync.v
|
||||||
|
|
||||||
|
list $HDL/hazard3.f
|
||||||
|
list $HDL/debug/dm/hazard3_dm.f
|
||||||
|
list $HDL/debug/dtm/hazard3_jtag_dtm.f
|
||||||
|
|
@ -0,0 +1,249 @@
|
||||||
|
// An integration of JTAG-DTM + DM + CPU for openocd to poke at over a remote
|
||||||
|
// bitbang socket
|
||||||
|
|
||||||
|
`default_nettype none
|
||||||
|
|
||||||
|
module tb #(
|
||||||
|
parameter W_DATA = 32,
|
||||||
|
parameter W_ADDR = 32,
|
||||||
|
parameter NUM_IRQ = 16
|
||||||
|
) (
|
||||||
|
// Global signals
|
||||||
|
input wire clk,
|
||||||
|
input wire rst_n,
|
||||||
|
|
||||||
|
// JTAG port
|
||||||
|
input wire tck,
|
||||||
|
input wire trst_n,
|
||||||
|
input wire tms,
|
||||||
|
input wire tdi,
|
||||||
|
output wire tdo,
|
||||||
|
|
||||||
|
// Instruction fetch port
|
||||||
|
output wire [W_ADDR-1:0] i_haddr,
|
||||||
|
output wire i_hwrite,
|
||||||
|
output wire [1:0] i_htrans,
|
||||||
|
output wire [2:0] i_hsize,
|
||||||
|
output wire [2:0] i_hburst,
|
||||||
|
output wire [3:0] i_hprot,
|
||||||
|
output wire i_hmastlock,
|
||||||
|
input wire i_hready,
|
||||||
|
input wire i_hresp,
|
||||||
|
output wire [W_DATA-1:0] i_hwdata,
|
||||||
|
input wire [W_DATA-1:0] i_hrdata,
|
||||||
|
|
||||||
|
// Load/store port
|
||||||
|
output wire [W_ADDR-1:0] d_haddr,
|
||||||
|
output wire d_hwrite,
|
||||||
|
output wire [1:0] d_htrans,
|
||||||
|
output wire [2:0] d_hsize,
|
||||||
|
output wire [2:0] d_hburst,
|
||||||
|
output wire [3:0] d_hprot,
|
||||||
|
output wire d_hmastlock,
|
||||||
|
input wire d_hready,
|
||||||
|
input wire d_hresp,
|
||||||
|
output wire [W_DATA-1:0] d_hwdata,
|
||||||
|
input wire [W_DATA-1:0] d_hrdata,
|
||||||
|
|
||||||
|
// Level-sensitive interrupt sources
|
||||||
|
input wire [NUM_IRQ-1:0] irq, // -> mip.meip
|
||||||
|
input wire soft_irq, // -> mip.msip
|
||||||
|
input wire timer_irq // -> mip.mtip
|
||||||
|
);
|
||||||
|
|
||||||
|
// JTAG-DTM IDCODE, selected after TAP reset, would normally be a
|
||||||
|
// JEP106-compliant ID
|
||||||
|
localparam IDCODE = 32'hdeadbeef;
|
||||||
|
|
||||||
|
wire dmi_psel;
|
||||||
|
wire dmi_penable;
|
||||||
|
wire dmi_pwrite;
|
||||||
|
wire [7:0] dmi_paddr;
|
||||||
|
wire [31:0] dmi_pwdata;
|
||||||
|
reg [31:0] dmi_prdata;
|
||||||
|
wire dmi_pready;
|
||||||
|
wire dmi_pslverr;
|
||||||
|
|
||||||
|
wire dmihardreset_req;
|
||||||
|
wire assert_dmi_reset = !rst_n || dmihardreset_req;
|
||||||
|
wire rst_n_dmi;
|
||||||
|
|
||||||
|
hazard3_reset_sync dmi_reset_sync_u (
|
||||||
|
.clk (clk),
|
||||||
|
.rst_n_in (!assert_dmi_reset),
|
||||||
|
.rst_n_out (rst_n_dmi)
|
||||||
|
);
|
||||||
|
|
||||||
|
hazard3_jtag_dtm #(
|
||||||
|
.IDCODE (IDCODE)
|
||||||
|
) inst_hazard3_jtag_dtm (
|
||||||
|
.tck (tck),
|
||||||
|
.trst_n (trst_n),
|
||||||
|
.tms (tms),
|
||||||
|
.tdi (tdi),
|
||||||
|
.tdo (tdo),
|
||||||
|
|
||||||
|
.dmihardreset_req (dmihardreset_req),
|
||||||
|
|
||||||
|
.clk_dmi (clk),
|
||||||
|
.rst_n_dmi (rst_n_dmi),
|
||||||
|
|
||||||
|
.dmi_psel (dmi_psel),
|
||||||
|
.dmi_penable (dmi_penable),
|
||||||
|
.dmi_pwrite (dmi_pwrite),
|
||||||
|
.dmi_paddr (dmi_paddr),
|
||||||
|
.dmi_pwdata (dmi_pwdata),
|
||||||
|
.dmi_prdata (dmi_prdata),
|
||||||
|
.dmi_pready (dmi_pready),
|
||||||
|
.dmi_pslverr (dmi_pslverr)
|
||||||
|
);
|
||||||
|
|
||||||
|
localparam N_HARTS = 1;
|
||||||
|
localparam XLEN = 32;
|
||||||
|
|
||||||
|
wire sys_reset_req;
|
||||||
|
wire sys_reset_done;
|
||||||
|
wire [N_HARTS-1:0] hart_reset_req;
|
||||||
|
wire [N_HARTS-1:0] hart_reset_done;
|
||||||
|
|
||||||
|
wire [N_HARTS-1:0] hart_req_halt;
|
||||||
|
wire [N_HARTS-1:0] hart_req_halt_on_reset;
|
||||||
|
wire [N_HARTS-1:0] hart_req_resume;
|
||||||
|
wire [N_HARTS-1:0] hart_halted;
|
||||||
|
wire [N_HARTS-1:0] hart_running;
|
||||||
|
|
||||||
|
wire [N_HARTS*XLEN-1:0] hart_data0_rdata;
|
||||||
|
wire [N_HARTS*XLEN-1:0] hart_data0_wdata;
|
||||||
|
wire [N_HARTS-1:0] hart_data0_wen;
|
||||||
|
|
||||||
|
wire [N_HARTS*XLEN-1:0] hart_instr_data;
|
||||||
|
wire [N_HARTS-1:0] hart_instr_data_vld;
|
||||||
|
wire [N_HARTS-1:0] hart_instr_data_rdy;
|
||||||
|
wire [N_HARTS-1:0] hart_instr_caught_exception;
|
||||||
|
wire [N_HARTS-1:0] hart_instr_caught_ebreak;
|
||||||
|
|
||||||
|
hazard3_dm #(
|
||||||
|
.N_HARTS (N_HARTS),
|
||||||
|
.NEXT_DM_ADDR (0)
|
||||||
|
) dm (
|
||||||
|
.clk (clk),
|
||||||
|
.rst_n (rst_n),
|
||||||
|
|
||||||
|
.dmi_psel (dmi_psel),
|
||||||
|
.dmi_penable (dmi_penable),
|
||||||
|
.dmi_pwrite (dmi_pwrite),
|
||||||
|
.dmi_paddr (dmi_paddr),
|
||||||
|
.dmi_pwdata (dmi_pwdata),
|
||||||
|
.dmi_prdata (dmi_prdata),
|
||||||
|
.dmi_pready (dmi_pready),
|
||||||
|
.dmi_pslverr (dmi_pslverr),
|
||||||
|
|
||||||
|
.sys_reset_req (sys_reset_req),
|
||||||
|
.sys_reset_done (sys_reset_done),
|
||||||
|
.hart_reset_req (hart_reset_req),
|
||||||
|
.hart_reset_done (hart_reset_done),
|
||||||
|
|
||||||
|
.hart_req_halt (hart_req_halt),
|
||||||
|
.hart_req_halt_on_reset (hart_req_halt_on_reset),
|
||||||
|
.hart_req_resume (hart_req_resume),
|
||||||
|
.hart_halted (hart_halted),
|
||||||
|
.hart_running (hart_running),
|
||||||
|
|
||||||
|
.hart_data0_rdata (hart_data0_rdata),
|
||||||
|
.hart_data0_wdata (hart_data0_wdata),
|
||||||
|
.hart_data0_wen (hart_data0_wen),
|
||||||
|
|
||||||
|
.hart_instr_data (hart_instr_data),
|
||||||
|
.hart_instr_data_vld (hart_instr_data_vld),
|
||||||
|
.hart_instr_data_rdy (hart_instr_data_rdy),
|
||||||
|
.hart_instr_caught_exception (hart_instr_caught_exception),
|
||||||
|
.hart_instr_caught_ebreak (hart_instr_caught_ebreak)
|
||||||
|
);
|
||||||
|
|
||||||
|
|
||||||
|
// Generate resynchronised reset for CPU based on upstream reset and
|
||||||
|
// on reset requests from DM.
|
||||||
|
|
||||||
|
wire assert_cpu_reset = !rst_n || sys_reset_req || hart_reset_req[0];
|
||||||
|
wire rst_n_cpu;
|
||||||
|
|
||||||
|
hazard3_reset_sync cpu_reset_sync (
|
||||||
|
.clk (clk),
|
||||||
|
.rst_n_in (!assert_cpu_reset),
|
||||||
|
.rst_n_out (rst_n_cpu)
|
||||||
|
);
|
||||||
|
|
||||||
|
// Still some work to be done on the reset handshake -- this ought to be
|
||||||
|
// resynchronised to DM's reset domain here, and the DM should wait for a
|
||||||
|
// rising edge after it has asserted the reset pulse, to make sure the tail
|
||||||
|
// of the previous "done" is not passed on.
|
||||||
|
assign sys_reset_done = rst_n_cpu;
|
||||||
|
assign hart_reset_done = rst_n_cpu;
|
||||||
|
|
||||||
|
hazard3_cpu_2port #(
|
||||||
|
.RESET_VECTOR (32'hc0),
|
||||||
|
.MTVEC_INIT (32'h00),
|
||||||
|
.EXTENSION_C (1),
|
||||||
|
.EXTENSION_M (1),
|
||||||
|
.CSR_M_MANDATORY (1),
|
||||||
|
.CSR_M_TRAP (1),
|
||||||
|
.CSR_COUNTER (1),
|
||||||
|
.DEBUG_SUPPORT (1),
|
||||||
|
.NUM_IRQ (NUM_IRQ),
|
||||||
|
.MVENDORID_VAL (32'hdeadbeef),
|
||||||
|
.MARCHID_VAL (32'hfeedf00d),
|
||||||
|
.MIMPID_VAL (32'h12345678),
|
||||||
|
.MHARTID_VAL (32'h0),
|
||||||
|
.REDUCED_BYPASS (0),
|
||||||
|
.MULDIV_UNROLL (2),
|
||||||
|
.MUL_FAST (1),
|
||||||
|
) cpu (
|
||||||
|
.clk (clk),
|
||||||
|
.rst_n (rst_n_cpu),
|
||||||
|
|
||||||
|
.i_haddr (i_haddr),
|
||||||
|
.i_hwrite (i_hwrite),
|
||||||
|
.i_htrans (i_htrans),
|
||||||
|
.i_hsize (i_hsize),
|
||||||
|
.i_hburst (i_hburst),
|
||||||
|
.i_hprot (i_hprot),
|
||||||
|
.i_hmastlock (i_hmastlock),
|
||||||
|
.i_hready (i_hready),
|
||||||
|
.i_hresp (i_hresp),
|
||||||
|
.i_hwdata (i_hwdata),
|
||||||
|
.i_hrdata (i_hrdata),
|
||||||
|
|
||||||
|
.d_haddr (d_haddr),
|
||||||
|
.d_hwrite (d_hwrite),
|
||||||
|
.d_htrans (d_htrans),
|
||||||
|
.d_hsize (d_hsize),
|
||||||
|
.d_hburst (d_hburst),
|
||||||
|
.d_hprot (d_hprot),
|
||||||
|
.d_hmastlock (d_hmastlock),
|
||||||
|
.d_hready (d_hready),
|
||||||
|
.d_hresp (d_hresp),
|
||||||
|
.d_hwdata (d_hwdata),
|
||||||
|
.d_hrdata (d_hrdata),
|
||||||
|
|
||||||
|
.dbg_req_halt (hart_req_halt),
|
||||||
|
.dbg_req_halt_on_reset (hart_req_halt_on_reset),
|
||||||
|
.dbg_req_resume (hart_req_resume),
|
||||||
|
.dbg_halted (hart_halted),
|
||||||
|
.dbg_running (hart_running),
|
||||||
|
|
||||||
|
.dbg_data0_rdata (hart_data0_rdata),
|
||||||
|
.dbg_data0_wdata (hart_data0_wdata),
|
||||||
|
.dbg_data0_wen (hart_data0_wen),
|
||||||
|
|
||||||
|
.dbg_instr_data (hart_instr_data),
|
||||||
|
.dbg_instr_data_vld (hart_instr_data_vld),
|
||||||
|
.dbg_instr_data_rdy (hart_instr_data_rdy),
|
||||||
|
.dbg_instr_caught_exception (hart_instr_caught_exception),
|
||||||
|
.dbg_instr_caught_ebreak (hart_instr_caught_ebreak),
|
||||||
|
|
||||||
|
.irq (irq),
|
||||||
|
.soft_irq (soft_irq),
|
||||||
|
.timer_irq (timer_irq)
|
||||||
|
);
|
||||||
|
|
||||||
|
endmodule
|
||||||
|
|
@ -0,0 +1,67 @@
|
||||||
|
[*]
|
||||||
|
[*] GTKWave Analyzer v3.3.103 (w)1999-2019 BSI
|
||||||
|
[*] Mon Jul 12 17:15:59 2021
|
||||||
|
[*]
|
||||||
|
[dumpfile] "/home/luke/proj/hazard3/test/sim/debug_openocd_bitbang/waves.vcd"
|
||||||
|
[dumpfile_mtime] "Mon Jul 12 17:11:32 2021"
|
||||||
|
[dumpfile_size] 2961061
|
||||||
|
[savefile] "/home/luke/proj/hazard3/test/sim/debug_openocd_bitbang/waves.gtkw"
|
||||||
|
[timestart] 0
|
||||||
|
[size] 1920 1043
|
||||||
|
[pos] -1 -1
|
||||||
|
*-13.000000 18597 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1
|
||||||
|
[treeopen] inst_hazard3_jtag_dtm.
|
||||||
|
[sst_width] 233
|
||||||
|
[signals_width] 222
|
||||||
|
[sst_expanded] 1
|
||||||
|
[sst_vpaned_height] 298
|
||||||
|
@28
|
||||||
|
clk
|
||||||
|
trst_n
|
||||||
|
rst_n_dmi
|
||||||
|
@200
|
||||||
|
-
|
||||||
|
@201
|
||||||
|
-DTM
|
||||||
|
@28
|
||||||
|
tck
|
||||||
|
tms
|
||||||
|
tdi
|
||||||
|
tdo
|
||||||
|
@200
|
||||||
|
-
|
||||||
|
@22
|
||||||
|
inst_hazard3_jtag_dtm.tap_state[3:0]
|
||||||
|
inst_hazard3_jtag_dtm.ir[4:0]
|
||||||
|
@28
|
||||||
|
inst_hazard3_jtag_dtm.dmi_cmderr[1:0]
|
||||||
|
inst_hazard3_jtag_dtm.dmi_busy
|
||||||
|
@200
|
||||||
|
-
|
||||||
|
-DMI
|
||||||
|
@22
|
||||||
|
dm.dmi_paddr[7:0]
|
||||||
|
@28
|
||||||
|
dm.dmi_penable
|
||||||
|
dm.dmi_pwrite
|
||||||
|
@22
|
||||||
|
dm.dmi_pwdata[31:0]
|
||||||
|
dm.dmi_prdata[31:0]
|
||||||
|
@200
|
||||||
|
-
|
||||||
|
-DM Internals
|
||||||
|
@28
|
||||||
|
dm.dmactive
|
||||||
|
@200
|
||||||
|
-
|
||||||
|
-Processor Debug Controls
|
||||||
|
@28
|
||||||
|
cpu.dbg_req_halt
|
||||||
|
cpu.dbg_req_halt_on_reset
|
||||||
|
cpu.dbg_req_resume
|
||||||
|
cpu.dbg_halted
|
||||||
|
cpu.dbg_running
|
||||||
|
@200
|
||||||
|
-
|
||||||
|
[pattern_trace] 1
|
||||||
|
[pattern_trace] 0
|
||||||
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