diff --git a/VexRiscv/fpga/.gitignore b/VexRiscv/fpga/.gitignore
index 9eedfe1..6bca335 100644
--- a/VexRiscv/fpga/.gitignore
+++ b/VexRiscv/fpga/.gitignore
@@ -1 +1 @@
-gen
\ No newline at end of file
+gen/
\ No newline at end of file
diff --git a/VexRiscv/fpga/soc.lpf b/VexRiscv/fpga/Colorlight_i5_v6.0-extboard.lpf
similarity index 58%
rename from VexRiscv/fpga/soc.lpf
rename to VexRiscv/fpga/Colorlight_i5_v6.0-extboard.lpf
index ea476f5..8e5f74f 100644
--- a/VexRiscv/fpga/soc.lpf
+++ b/VexRiscv/fpga/Colorlight_i5_v6.0-extboard.lpf
@@ -3,36 +3,36 @@ LOCATE COMP "io_mainClk" SITE "P3";
 IOBUF PORT "io_mainClk" IO_TYPE=LVCMOS33;
 FREQUENCY PORT "io_mainClk" 25 MHZ;
 
-LOCATE COMP "io_asyncReset" SITE "N2";
+
+LOCATE COMP "io_asyncReset" SITE "D20";
 IOBUF PORT "io_asyncReset" IO_TYPE=LVCMOS33;
 FREQUENCY PORT "io_asyncReset" 25 MHZ;
 
-LOCATE COMP "rst" SITE "N3";
+LOCATE COMP "rst" SITE "B19";
 IOBUF PORT "rst" IO_TYPE=LVCMOS33;
 FREQUENCY PORT "rst" 25 MHZ;
 
-LOCATE COMP "io_jtag_tck" SITE "T2";
-IOBUF PORT "io_jtag_tck" IO_TYPE=LVCMOS33;
-FREQUENCY PORT "io_jtag_tck" 25 MHZ;
 
-LOCATE COMP "io_jtag_tms" SITE "T3";
-IOBUF PORT "io_jtag_tms" IO_TYPE=LVCMOS33;
-FREQUENCY PORT "io_jtag_tms" 25 MHZ;
 
-LOCATE COMP "io_jtag_tdi" SITE "N4";
+LOCATE COMP "io_jtag_tdi" SITE "E1";
 IOBUF PORT "io_jtag_tdi" IO_TYPE=LVCMOS33;
 FREQUENCY PORT "io_jtag_tdi" 25 MHZ;
 
-LOCATE COMP "jtag_trst_n" SITE "M3";
-IOBUF PORT "jtag_trst_n" IO_TYPE=LVCMOS33;
-FREQUENCY PORT "jtag_trst_n" 25 MHZ;
-
-LOCATE COMP "io_jtag_tdo" SITE "M4";
+LOCATE COMP "io_jtag_tdo" SITE "E4";
 IOBUF PORT "io_jtag_tdo" IO_TYPE=LVCMOS33;
 
-LOCATE COMP "io_uart_rxd" SITE "P4";
+LOCATE COMP "io_jtag_tck" SITE "F3";
+IOBUF PORT "io_jtag_tck" IO_TYPE=LVCMOS33;
+FREQUENCY PORT "io_jtag_tck" 25 MHZ;
+
+LOCATE COMP "io_jtag_tms" SITE "H3";
+IOBUF PORT "io_jtag_tms" IO_TYPE=LVCMOS33;
+FREQUENCY PORT "io_jtag_tms" 25 MHZ;
+
+
+LOCATE COMP "io_uart_rxd" SITE "J5";
 IOBUF PORT "io_uart_rxd" IO_TYPE=LVCMOS33;
 FREQUENCY PORT "io_uart_rxd" 25 MHZ;
 
-LOCATE COMP "io_uart_txd" SITE "N3";
+LOCATE COMP "io_uart_txd" SITE "U16";
 IOBUF PORT "io_uart_txd" IO_TYPE=LVCMOS33;
\ No newline at end of file
diff --git a/VexRiscv/fpga/Makefile b/VexRiscv/fpga/Makefile
new file mode 100644
index 0000000..213bcd3
--- /dev/null
+++ b/VexRiscv/fpga/Makefile
@@ -0,0 +1,25 @@
+TARGET=soc
+
+all: clean ${TARGET}.svf
+
+$(TARGET).cfg: 
+	./synth.sh
+
+$(TARGET).bit: $(TARGET).cfg
+	ecppack --svf gen/${TARGET}.svf gen/$< gen/$@
+
+${TARGET}.svf : ${TARGET}.bit
+
+prog: ${TARGET}.svf
+	./dapprog gen/${TARGET}.svf 
+
+clean:
+	rm -rf gen
+
+openocd:
+	openocd -f jlink.cfg -c "set MURAX_CPU0_YAML cpu0.yaml" -f murax.cfg
+
+gdb:
+	/opt/riscv/bin/riscv64-unknown-elf-gdb -x gdbinit ./hello_world.elf
+
+.PHONY: prog clean
diff --git a/VexRiscv/fpga/cmsisdap.cfg b/VexRiscv/fpga/cmsisdap.cfg
new file mode 100644
index 0000000..44fb6a4
--- /dev/null
+++ b/VexRiscv/fpga/cmsisdap.cfg
@@ -0,0 +1,28 @@
+#
+# Buspirate with OpenOCD support
+#
+# http://dangerousprototypes.com/bus-pirate-manual/
+#
+# http://www.fabienm.eu/flf/15-ecp5-board-kit/
+# https://github.com/Martoni/blp/tree/master/platforms/colorlight
+# https://github.com/HarmonInstruments/JTAG_SWD
+
+interface cmsis-dap
+transport select jtag
+
+adapter_khz 10000
+
+#jtag newtap ecp5 tap -irlen 8 -expected-id 0x41111043
+
+#LFE5U-25F 0x41111043
+#LFE5U-45F 0x41112043
+jtag newtap ecp5 tap -irlen 8
+
+#init
+#scan_chain
+#
+#svf -tap ecp5.tap -quiet -progress blink.svf
+#exit
+
+# this depends on the cable, you are safe with this option
+#reset_config srst_only
\ No newline at end of file
diff --git a/VexRiscv/fpga/cpu0.yaml b/VexRiscv/fpga/cpu0.yaml
new file mode 100644
index 0000000..3eeb252
--- /dev/null
+++ b/VexRiscv/fpga/cpu0.yaml
@@ -0,0 +1 @@
+debug: !!vexriscv.DebugReport {hardwareBreakpointCount: 0}
diff --git a/VexRiscv/fpga/dapprog b/VexRiscv/fpga/dapprog
new file mode 100755
index 0000000..6565002
--- /dev/null
+++ b/VexRiscv/fpga/dapprog
@@ -0,0 +1,54 @@
+#!/bin/bash
+
+if [ ${#1} -eq 0 ]; then
+    echo "usage: dapprog xxx.bit or xxx.svf"
+    exit 0
+fi
+
+CURRENT_DIR=$(cd $(dirname $0); pwd)
+CONFIG=${CURRENT_DIR}/cmsisdap.cfg
+
+if [ "$1" == "--probe" ] || [ "$1" == "-p" ]; then
+    #probe add -d4 for detail log
+    sudo openocd -f ${CONFIG} -c \
+    "   init;
+        scan_chain;
+        exit;
+    "
+    exit $?
+
+else
+    # program 
+    IMAGE_FILE=$1
+    
+    EXT="${IMAGE_FILE##*.}"
+    echo EXT: $EXT
+    
+    #flash write_image erase xxx.hex;
+    #flash write_image erase xxx.bin 0x08000000;
+    
+    if [ "${EXT}" == "svf" ]; then
+        TARGET="$IMAGE_FILE"
+    elif [ "${EXT}" == "bit" ]; then
+        NAME="${IMAGE_FILE%%.bit}"
+        #/home/pi/oss/ulx3s/tools/ujprog/ujprog -j SRAM  ${IMAGE_FILE} > ${NAME}_sram.svf
+        ${CURRENT_DIR}/ujprog.bit2svf -j FLASH ${IMAGE_FILE} > ${NAME}_flash.svf
+        TARGET="${NAME}_flash.svf"
+    else
+        echo "illegal suffix [$EXT]"
+        exit 1
+    fi
+    
+    echo "TARGET: ${TARGET}"
+    
+    sudo openocd -f ${CONFIG} -c \
+    "   init;
+        scan_chain;
+        svf -tap ecp5.tap -quiet -progress ${TARGET};
+        exit;
+    "
+    
+    exit $?
+
+fi
+
diff --git a/VexRiscv/fpga/gdbinit b/VexRiscv/fpga/gdbinit
new file mode 100644
index 0000000..ae027bd
--- /dev/null
+++ b/VexRiscv/fpga/gdbinit
@@ -0,0 +1,4 @@
+target extended-remote :3333
+set remotetimeout 2000
+monitor reset halt
+load
\ No newline at end of file
diff --git a/VexRiscv/fpga/hello_world.elf b/VexRiscv/fpga/hello_world.elf
new file mode 100755
index 0000000..b30bf13
Binary files /dev/null and b/VexRiscv/fpga/hello_world.elf differ
diff --git a/VexRiscv/fpga/jlink.cfg b/VexRiscv/fpga/jlink.cfg
new file mode 100644
index 0000000..673e02e
--- /dev/null
+++ b/VexRiscv/fpga/jlink.cfg
@@ -0,0 +1,17 @@
+#
+# SEGGER J-Link
+#
+# http://www.segger.com/jlink.html
+#
+
+adapter driver jlink
+adapter speed 500
+
+
+
+# The serial number can be used to select a specific device in case more than
+# one is connected to the host.
+#
+# Example: Select J-Link with serial number 123456789
+#
+# adapter serial 123456789
diff --git a/VexRiscv/fpga/murax.cfg b/VexRiscv/fpga/murax.cfg
new file mode 100644
index 0000000..6d8962b
--- /dev/null
+++ b/VexRiscv/fpga/murax.cfg
@@ -0,0 +1,30 @@
+transport select jtag
+
+set  _ENDIAN little
+set _TAP_TYPE 1234
+
+if { [info exists CPUTAPID] } {
+   set _CPUTAPID $CPUTAPID
+} else {
+  # set useful default
+   set _CPUTAPID 0x10001fff 
+}
+
+# adapter speed 800
+# adapter srst delay 260
+# jtag_ntrst_delay 250
+
+set _CHIPNAME fpga_spinal
+jtag newtap $_CHIPNAME bridge -expected-id $_CPUTAPID -irlen 4 -ircapture 0x1 -irmask 0xF 
+
+target create $_CHIPNAME.cpu0 vexriscv -endian $_ENDIAN -chain-position $_CHIPNAME.bridge -coreid 0 -dbgbase 0xF00F0000
+vexriscv readWaitCycles 12
+vexriscv cpuConfigFile $MURAX_CPU0_YAML
+
+poll_period 50
+
+init
+#echo "Halting processor"
+soft_reset_halt
+sleep 1000
+
diff --git a/VexRiscv/fpga/soc.cfg b/VexRiscv/fpga/soc.cfg
deleted file mode 100644
index 61373bf..0000000
--- a/VexRiscv/fpga/soc.cfg
+++ /dev/null
@@ -1,67147 +0,0 @@
-.device LFE5U-25F
-
-.comment Part: LFE5U-25F-6CABGA381
-
-.tile CIB_R19C1:CIB_LR
-arc: S3_V06S0103 E3_H06W0103
-
-.tile CIB_R20C1:CIB_LR
-arc: S3_V06S0103 H06W0103
-
-.tile CIB_R22C1:CIB_LR
-arc: E3_H06E0003 S3_V06N0003
-
-.tile CIB_R23C1:CIB_LR
-arc: E1_H02E0101 S1_V02N0101
-arc: E1_H02E0601 E1_H01W0000
-
-.tile CIB_R24C1:CIB_LR
-arc: E1_H02E0101 V02N0101
-
-.tile CIB_R25C10:CIB_EBR
-arc: E1_H02E0001 V06N0003
-arc: E1_H02E0201 S3_V06N0103
-arc: E1_H02E0301 W1_H02E0201
-arc: E1_H02E0501 N1_V02S0501
-arc: E1_H02E0701 V06N0203
-arc: H00L0000 N1_V02S0001
-arc: H00L0100 W1_H02E0301
-arc: H00R0100 S1_V02N0701
-arc: JA0 S1_V02N0701
-arc: JA1 V02N0701
-arc: JA2 V00B0000
-arc: JA3 V00T0000
-arc: JA4 V00T0100
-arc: JA5 V02S0301
-arc: JC0 H00R0100
-arc: JC1 H02W0601
-arc: JC2 H00L0000
-arc: JC3 H00L0100
-arc: JC4 S1_V02N0001
-arc: JC5 V02S0001
-arc: JCE1 V02N0201
-arc: JCLK0 G_HPBX0100
-arc: JD6 V02S0601
-arc: JD7 V02N0601
-arc: N1_V02N0301 E1_H02W0301
-arc: N1_V02N0601 E1_H02W0601
-arc: N1_V02N0701 H06E0203
-arc: N3_V06N0003 S1_V02N0301
-arc: S1_V02S0001 E1_H01W0000
-arc: S1_V02S0401 JQ6
-arc: S1_V02S0501 H06W0303
-arc: S1_V02S0601 H06W0303
-arc: S1_V02S0701 JQ7
-arc: S3_V06S0303 E1_H01W0100
-arc: V00B0000 N1_V02S0001
-arc: V00T0000 W1_H02E0001
-arc: V00T0100 S1_V02N0501
-arc: W1_H02W0001 S3_V06N0003
-arc: W1_H02W0201 S1_V02N0201
-arc: W1_H02W0401 S1_V02N0401
-enum: CIB.JB5MUX 0
-enum: CIB.JB4MUX 0
-enum: CIB.JB3MUX 0
-enum: CIB.JB2MUX 0
-enum: CIB.JB1MUX 0
-enum: CIB.JB0MUX 0
-enum: CIB.JLSR1MUX 0
-enum: CIB.JLSR0MUX 0
-enum: CIB.JCE0MUX 1
-enum: CIB.JD5MUX 0
-enum: CIB.JD4MUX 0
-enum: CIB.JD3MUX 0
-enum: CIB.JD2MUX 0
-enum: CIB.JD1MUX 0
-enum: CIB.JD0MUX 0
-enum: CIB.JCE3MUX 1
-enum: CIB.JCE2MUX 1
-enum: CIB.JB7MUX 0
-enum: CIB.JB6MUX 0
-
-.tile CIB_R25C11:CIB_EBR
-arc: E1_H02E0401 N1_V02S0401
-arc: E1_H02E0501 V06N0303
-arc: H00L0100 W1_H02E0301
-arc: H00R0000 S1_V02N0401
-arc: H01W0000 JQ3
-arc: H01W0100 JQ5
-arc: JA0 H02E0501
-arc: JA1 H02E0501
-arc: JA2 V00B0000
-arc: JA3 V00B0000
-arc: JA6 H00R0000
-arc: JA7 H00R0000
-arc: JB1 V02S0101
-arc: JB3 S1_V02N0101
-arc: JB5 H02E0301
-arc: JC0 H00L0100
-arc: JC1 H00L0100
-arc: JC2 V02S0401
-arc: JC3 V02S0401
-arc: JCLK0 G_HPBX0100
-arc: JD0 S1_V02N0201
-arc: JD2 H02E0201
-arc: JD4 H02E0001
-arc: JLSR1 V00T0000
-arc: N1_V02N0601 S1_V02N0301
-arc: S1_V02S0101 N1_V02S0101
-arc: S1_V02S0201 JQ0
-arc: S1_V02S0601 W1_H02E0601
-arc: S3_V06S0103 JQ2
-arc: S3_V06S0203 JQ4
-arc: V00B0000 V02N0201
-arc: V00T0000 W1_H02E0201
-arc: V01S0000 JQ1
-arc: W1_H02W0301 V02N0301
-arc: W1_H02W0601 V06N0303
-arc: W1_H02W0701 E1_H02W0601
-arc: N1_V02N0301 W3_H06E0003
-arc: S1_V02S0301 W3_H06E0003
-arc: E3_H06E0003 W3_H06E0003
-enum: CIB.JCE3MUX 1
-enum: CIB.JCE2MUX 1
-enum: CIB.JB6MUX 0
-enum: CIB.JD7MUX 0
-enum: CIB.JB4MUX 0
-enum: CIB.JD5MUX 0
-enum: CIB.JB2MUX 0
-enum: CIB.JD3MUX 0
-enum: CIB.JB0MUX 0
-enum: CIB.JD1MUX 0
-enum: CIB.JLSR0MUX 0
-enum: CIB.JCE0MUX 1
-enum: CIB.JB7MUX 0
-enum: CIB.JCE1MUX 1
-enum: CIB.JC7MUX 0
-enum: CIB.JA4MUX 0
-enum: CIB.JC5MUX 0
-enum: CIB.JC6MUX 0
-enum: CIB.JA5MUX 0
-enum: CIB.JC4MUX 0
-
-.tile CIB_R25C12:CIB_EBR
-arc: H00L0000 V02S0201
-arc: JA0 H00L0000
-arc: JA1 H00L0000
-arc: JA4 H02E0501
-arc: JA5 H02E0501
-arc: JA6 W1_H02E0701
-arc: JA7 W1_H02E0701
-arc: JC0 S1_V02N0601
-arc: JC1 S1_V02N0601
-arc: JC4 V00T0100
-arc: JC5 V00T0100
-arc: JC6 H02E0401
-arc: JC7 H02E0401
-arc: JCE1 S1_V02N0201
-arc: JCLK0 G_HPBX0100
-arc: N1_V02N0001 S1_V02N0001
-arc: N1_V02N0301 H02W0301
-arc: N1_V02N0601 S1_V02N0301
-arc: N1_V02N0701 H02W0701
-arc: S3_V06S0103 N1_V01S0100
-arc: V00T0100 S1_V02N0501
-arc: W1_H02W0301 V06N0003
-arc: W1_H02W0601 V06N0303
-enum: CIB.JCE3MUX 1
-enum: CIB.JCE2MUX 1
-enum: CIB.JB6MUX 0
-enum: CIB.JD7MUX 0
-enum: CIB.JB4MUX 0
-enum: CIB.JD5MUX 0
-enum: CIB.JB2MUX 0
-enum: CIB.JD3MUX 0
-enum: CIB.JB0MUX 0
-enum: CIB.JD1MUX 0
-enum: CIB.JLSR1MUX 0
-enum: CIB.JLSR0MUX 0
-enum: CIB.JCE0MUX 1
-enum: CIB.JB7MUX 0
-enum: CIB.JD6MUX 0
-enum: CIB.JB5MUX 0
-enum: CIB.JD4MUX 0
-enum: CIB.JB3MUX 0
-enum: CIB.JD2MUX 0
-enum: CIB.JB1MUX 0
-enum: CIB.JD0MUX 0
-
-.tile CIB_R25C13:CIB_EBR
-arc: E1_H02E0001 V06N0003
-arc: E1_H02E0601 V06S0303
-arc: N1_V02N0001 V01N0001
-arc: N1_V02N0101 E1_H02W0101
-arc: N1_V02N0301 E1_H02W0301
-arc: N1_V02N0701 E1_H02W0701
-arc: S1_V02S0101 N1_V02S0001
-arc: S1_V02S0401 N1_V02S0101
-arc: S3_V06S0203 N3_V06S0103
-arc: V01S0000 N3_V06S0103
-arc: V01S0100 S3_V06N0303
-arc: W1_H02W0301 V06S0003
-arc: W1_H02W0601 S3_V06N0303
-arc: W1_H02W0701 V06N0203
-arc: W3_H06W0303 S3_V06N0303
-arc: E3_H06E0103 W3_H06E0103
-
-.tile CIB_R25C14:CIB_EBR
-arc: N1_V02N0001 S1_V02N0501
-arc: N1_V02N0201 S1_V02N0201
-arc: N1_V02N0601 H02E0601
-arc: S1_V02S0401 N1_V02S0401
-arc: S3_V06S0103 N1_V02S0101
-
-.tile CIB_R25C15:CIB_EBR
-arc: E1_H02E0101 V01N0101
-arc: E3_H06E0103 N1_V01S0100
-arc: N1_V02N0001 W1_H02E0001
-arc: N1_V02N0101 H02W0101
-arc: N1_V02N0301 V01N0101
-arc: N1_V02N0401 H02W0401
-arc: N1_V02N0601 S1_V02N0301
-arc: N1_V02N0701 H02W0701
-arc: S1_V02S0101 N1_V02S0101
-arc: S1_V02S0401 N1_V02S0101
-arc: S1_V02S0601 N1_V02S0301
-arc: W1_H02W0101 V01N0101
-arc: W1_H02W0301 V01N0101
-arc: E1_H02E0301 W3_H06E0003
-arc: E1_H02E0701 W3_H06E0203
-arc: W1_H02W0701 W3_H06E0203
-arc: E3_H06E0003 W3_H06E0003
-arc: E3_H06E0203 W3_H06E0203
-arc: E3_H06E0303 W3_H06E0303
-
-.tile CIB_R25C16:CIB_EBR
-arc: N1_V02N0101 H02W0101
-arc: N1_V02N0301 H02E0301
-arc: N1_V02N0601 S1_V02N0301
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-arc: S1_V02S0701 F5
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-.tile R45C17:PLC2
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-
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