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420 B
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420 B
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;buildInfoPackage: chisel3, version: 3.3.1, scalaVersion: 2.12.11, sbtVersion: 1.3.10
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circuit test :
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module test :
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input clock : Clock
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input reset : UInt<1>
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output io : {flip in1 : UInt<4>, flip in2 : {waleed : UInt<5>, laraib : UInt<5>, hameed : UInt<5>}, out2 : {waleed : UInt<5>, laraib : UInt<5>, hameed : UInt<5>}, out1 : UInt}
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io.out1 <= UInt<1>("h00") @[el2_ifu_bp_ctl.scala 235:13]
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