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1004 B
Verilog
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1004 B
Verilog
module rvjtag_tap(
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input clock,
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input reset,
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input io_tck,
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input io_tms,
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input io_tdi,
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input [31:0] io_rd_data,
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input [1:0] io_rd_status,
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input [2:0] io_idle,
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input [1:0] io_dmi_stat,
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input [31:0] io_jtag_id,
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input [3:0] io_version,
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output io_tdo,
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output io_tdoEnable,
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output [31:0] io_wr_data,
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output [6:0] io_wr_addr,
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output io_wr_en,
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output io_rd_en,
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output io_dmi_reset,
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output io_dmi_hard_reset
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);
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assign io_tdo = 1'h0; // @[rvjtag_tap.scala 38:21]
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assign io_tdoEnable = 1'h0; // @[rvjtag_tap.scala 39:21]
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assign io_wr_data = 32'h0; // @[rvjtag_tap.scala 40:21]
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assign io_wr_addr = 7'h0; // @[rvjtag_tap.scala 41:21]
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assign io_wr_en = 1'h0; // @[rvjtag_tap.scala 42:21]
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assign io_rd_en = 1'h0; // @[rvjtag_tap.scala 43:21]
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assign io_dmi_reset = 1'h0; // @[rvjtag_tap.scala 44:21]
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assign io_dmi_hard_reset = 1'h0; // @[rvjtag_tap.scala 45:21]
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endmodule
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