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mariusmonton
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db682f6055
commit
9b7b5635d2
114
inc/CPU64.h
114
inc/CPU64.h
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@ -1,114 +0,0 @@
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/*!
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\file CPU.h
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\brief Main CPU class
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\author Màrius Montón
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\date July 2020
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*/
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// SPDX-License-Identifier: GPL-3.0-or-later
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#ifndef CPU_BASE_H
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#define CPU_BASE_H
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#define SC_INCLUDE_DYNAMIC_PROCESSES
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#include "systemc"
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#include "tlm.h"
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#include "tlm_utils/simple_initiator_socket.h"
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#include "tlm_utils/tlm_quantumkeeper.h"
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#include "memory.h"
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#include "MemoryInterface.h"
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#include "BASE_ISA.h"
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#include "Registers.h"
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#include "Log.h"
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#include "Instruction.h"
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#include "C_extension.h"
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#include "M_extension.h"
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#include "A_extension.h"
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/**
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* @brief ISC_V CPU 64 bitsmodel
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* @param name name of the module
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*/
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class CPU64: sc_core::sc_module {
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public:
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/**
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* @brief Instruction Memory bus socket
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* @param trans transction to perfoem
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* @param delay time to annotate
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*/
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tlm_utils::simple_initiator_socket<CPU64> instr_bus;
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/**
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* @brief IRQ line socket
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* @param trans transction to perform (empty)
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* @param delay time to annotate
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*/
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tlm_utils::simple_target_socket<CPU64> irq_line_socket;
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/**
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* @brief Constructor
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* @param name Module name
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* @param PC Program Counter initialize value
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*/
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CPU64(sc_core::sc_module_name name, uint32_t PC);
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/**
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* @brief Destructor
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*/
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~CPU64();
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MemoryInterface *mem_intf;
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private:
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Registers *register_bank;
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Performance *perf;
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Log *log;
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Instruction *inst;
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C_extension *c_inst;
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M_extension *m_inst;
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A_extension *a_inst;
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BASE_ISA *exec;
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tlm_utils::tlm_quantumkeeper *m_qk;
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bool interrupt;
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uint32_t int_cause;
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bool irq_already_down;
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sc_core::sc_time default_time;
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bool dmi_ptr_valid;
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/**
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*
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* @brief Process and triggers IRQ if all conditions met
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* @return true if IRQ is triggered, false otherwise
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*/
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bool cpu_process_IRQ();
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/**
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* main thread for CPU simulation
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* @brief CPU mai thread
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*/
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void CPU_thread(void);
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||||||
/**
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||||||
* @brief callback for IRQ simple socket
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||||||
* @param trans transaction to perform (empty)
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||||||
* @param delay time to annotate
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||||||
*
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||||||
* it triggers an IRQ when called
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*/
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void call_interrupt(tlm::tlm_generic_payload &trans,
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||||||
sc_core::sc_time &delay);
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||||||
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||||||
/**
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||||||
* DMI pointer is not longer valid
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||||||
* @param start memory address region start
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|
||||||
* @param end memory address region end
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||||||
*/
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||||||
void invalidate_direct_mem_ptr(sc_dt::uint64 start, sc_dt::uint64 end);
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||||||
};
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||||||
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||||||
#endif
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||||||
223
src/CPU64.cpp
223
src/CPU64.cpp
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@ -1,223 +0,0 @@
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/*!
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||||||
\file CPU.cpp
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||||||
\brief Main CPU class
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||||||
\author Màrius Montón
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\date August 2018
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*/
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||||||
// SPDX-License-Identifier: GPL-3.0-or-later
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#include "CPU64.h"
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SC_HAS_PROCESS(CPU64);
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CPU64::CPU64(sc_core::sc_module_name name, uint32_t PC) :
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sc_module(name), instr_bus("instr_bus"), default_time(10,
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sc_core::SC_NS) {
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register_bank = new Registers();
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mem_intf = new MemoryInterface();
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perf = Performance::getInstance();
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log = Log::getInstance();
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register_bank->setPC(PC);
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//register_bank->setValue(Registers::sp, (0xD0000 / 4) - 1);
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register_bank->setValue(Registers::sp, (0x10000000 / 4) - 1);
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irq_line_socket.register_b_transport(this, &CPU64::call_interrupt);
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interrupt = false;
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int_cause = 0;
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irq_already_down = false;
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dmi_ptr_valid = false;
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instr_bus.register_invalidate_direct_mem_ptr(this,
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&CPU64::invalidate_direct_mem_ptr);
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inst = new Instruction(0);
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exec = new BASE_ISA(0, register_bank, mem_intf);
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c_inst = new C_extension(0, register_bank, mem_intf);
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||||||
m_inst = new M_extension(0, register_bank, mem_intf);
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||||||
a_inst = new A_extension(0, register_bank, mem_intf);
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m_qk = new tlm_utils::tlm_quantumkeeper();
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SC_THREAD(CPU_thread);
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}
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CPU64::~CPU64() {
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std::cout << "*********************************************" << std::endl;
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register_bank->dump();
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||||||
std::cout << "end time: " << sc_core::sc_time_stamp() << std::endl;
|
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||||||
perf->dump();
|
|
||||||
std::cout << "*********************************************" << std::endl;
|
|
||||||
delete register_bank;
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||||||
delete mem_intf;
|
|
||||||
delete inst;
|
|
||||||
delete exec;
|
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||||||
delete c_inst;
|
|
||||||
delete m_inst;
|
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||||||
delete a_inst;
|
|
||||||
delete m_qk;
|
|
||||||
}
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||||||
bool CPU64::cpu_process_IRQ() {
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uint32_t csr_temp;
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bool ret_value = false;
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if (interrupt == true) {
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csr_temp = register_bank->getCSR(CSR_MSTATUS);
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||||||
if ((csr_temp & MSTATUS_MIE) == 0) {
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||||||
log->SC_log(Log::DEBUG) << "interrupt delayed" << std::endl;
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||||||
return ret_value;
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}
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||||||
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||||||
csr_temp = register_bank->getCSR(CSR_MIP);
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||||||
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||||||
if ((csr_temp & MIP_MEIP) == 0) {
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||||||
csr_temp |= MIP_MEIP; // MEIP bit in MIP register (11th bit)
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||||||
register_bank->setCSR(CSR_MIP, csr_temp);
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|
||||||
log->SC_log(Log::DEBUG) << "Interrupt!" << std::endl;
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||||||
/* updated MEPC register */
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uint32_t old_pc = register_bank->getPC();
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||||||
register_bank->setCSR(CSR_MEPC, old_pc);
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||||||
log->SC_log(Log::INFO) << "Old PC Value 0x" << std::hex << old_pc
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||||||
<< std::endl;
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||||||
/* update MCAUSE register */
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||||||
register_bank->setCSR(CSR_MCAUSE, 0x80000000);
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||||||
/* set new PC address */
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||||||
uint32_t new_pc = register_bank->getCSR(CSR_MTVEC);
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||||||
//new_pc = new_pc & 0xFFFFFFFC; // last two bits always to 0
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||||||
log->SC_log(Log::DEBUG) << "NEW PC Value 0x" << std::hex << new_pc
|
|
||||||
<< std::endl;
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||||||
register_bank->setPC(new_pc);
|
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||||||
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||||||
ret_value = true;
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interrupt = false;
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||||||
irq_already_down = false;
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}
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||||||
} else {
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||||||
if (irq_already_down == false) {
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||||||
csr_temp = register_bank->getCSR(CSR_MIP);
|
|
||||||
csr_temp &= ~MIP_MEIP;
|
|
||||||
register_bank->setCSR(CSR_MIP, csr_temp);
|
|
||||||
irq_already_down = true;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
return ret_value;
|
|
||||||
}
|
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||||||
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||||||
void CPU64::CPU_thread(void) {
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||||||
tlm::tlm_generic_payload *trans = new tlm::tlm_generic_payload;
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||||||
uint32_t INSTR;
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||||||
sc_core::sc_time delay = sc_core::SC_ZERO_TIME;
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||||||
bool PC_not_affected = false;
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||||||
bool incPCby2 = false;
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||||||
tlm::tlm_dmi dmi_data;
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||||||
unsigned char *dmi_ptr = NULL;
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||||||
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||||||
trans->set_command(tlm::TLM_READ_COMMAND);
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||||||
trans->set_data_ptr(reinterpret_cast<unsigned char*>(&INSTR));
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|
||||||
trans->set_data_length(4);
|
|
||||||
trans->set_streaming_width(4); // = data_length to indicate no streaming
|
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||||||
trans->set_byte_enable_ptr(0); // 0 indicates unused
|
|
||||||
trans->set_dmi_allowed(false); // Mandatory initial value
|
|
||||||
trans->set_response_status(tlm::TLM_INCOMPLETE_RESPONSE);
|
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||||||
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|
||||||
m_qk->reset();
|
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||||||
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||||||
while (1) {
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||||||
/* Get new PC value */
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||||||
if (dmi_ptr_valid == true) {
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||||||
/* if memory_offset at Memory module is set, this won't work */
|
|
||||||
memcpy(&INSTR, dmi_ptr + register_bank->getPC(), 4);
|
|
||||||
} else {
|
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||||||
trans->set_address(register_bank->getPC());
|
|
||||||
instr_bus->b_transport(*trans, delay);
|
|
||||||
|
|
||||||
if (trans->is_response_error()) {
|
|
||||||
SC_REPORT_ERROR("CPU base", "Read memory");
|
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||||||
}
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||||||
|
|
||||||
if (trans->is_dmi_allowed()) {
|
|
||||||
dmi_ptr_valid = instr_bus->get_direct_mem_ptr(*trans, dmi_data);
|
|
||||||
if (dmi_ptr_valid) {
|
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||||||
std::cout << "Get DMI_PTR " << std::endl;
|
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||||||
dmi_ptr = dmi_data.get_dmi_ptr();
|
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||||||
}
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||||||
}
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||||||
}
|
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||||||
|
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||||||
perf->codeMemoryRead();
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||||||
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log->SC_log(Log::INFO) << "PC: 0x" << std::hex << register_bank->getPC()
|
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||||||
<< ". ";
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||||||
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||||||
inst->setInstr(INSTR);
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||||||
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||||||
/* check what type of instruction is and execute it */
|
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||||||
switch (inst->check_extension()) {
|
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||||||
[[likely]] case BASE_EXTENSION:
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||||||
PC_not_affected = exec->process_instruction(inst);
|
|
||||||
incPCby2 = false;
|
|
||||||
break;
|
|
||||||
case C_EXTENSION:
|
|
||||||
PC_not_affected = c_inst->process_instruction(inst);
|
|
||||||
incPCby2 = true;
|
|
||||||
break;
|
|
||||||
case M_EXTENSION:
|
|
||||||
PC_not_affected = m_inst->process_instruction(inst);
|
|
||||||
incPCby2 = false;
|
|
||||||
break;
|
|
||||||
case A_EXTENSION:
|
|
||||||
PC_not_affected = a_inst->process_instruction(inst);
|
|
||||||
incPCby2 = false;
|
|
||||||
break;
|
|
||||||
[[unlikely]] default:
|
|
||||||
std::cout << "Extension not implemented yet" << std::endl;
|
|
||||||
inst->dump();
|
|
||||||
exec->NOP();
|
|
||||||
}
|
|
||||||
|
|
||||||
perf->instructionsInc();
|
|
||||||
|
|
||||||
if (PC_not_affected == true) {
|
|
||||||
register_bank->incPC(incPCby2);
|
|
||||||
}
|
|
||||||
|
|
||||||
/* Process IRQ (if any) */
|
|
||||||
cpu_process_IRQ();
|
|
||||||
|
|
||||||
/* Fixed instruction time to 10 ns (i.e. 100 MHz) */
|
|
||||||
//#define USE_QK
|
|
||||||
#ifdef USE_QK
|
|
||||||
// Model time used for additional processing
|
|
||||||
m_qk->inc(default_time);
|
|
||||||
if (m_qk->need_sync()) {
|
|
||||||
m_qk->sync();
|
|
||||||
}
|
|
||||||
#else
|
|
||||||
sc_core::wait(10, sc_core::SC_NS);
|
|
||||||
|
|
||||||
#endif
|
|
||||||
|
|
||||||
} // while(1)
|
|
||||||
} // CPU_thread
|
|
||||||
|
|
||||||
void CPU64::call_interrupt(tlm::tlm_generic_payload &trans,
|
|
||||||
sc_core::sc_time &delay) {
|
|
||||||
interrupt = true;
|
|
||||||
/* Socket caller send a cause (its id) */
|
|
||||||
memcpy(&int_cause, trans.get_data_ptr(), sizeof(uint32_t));
|
|
||||||
delay = sc_core::SC_ZERO_TIME;
|
|
||||||
}
|
|
||||||
|
|
||||||
void CPU64::invalidate_direct_mem_ptr(sc_dt::uint64 start, sc_dt::uint64 end) {
|
|
||||||
(void) start;
|
|
||||||
(void) end;
|
|
||||||
dmi_ptr_valid = false;
|
|
||||||
}
|
|
||||||
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