Add clk out for fpga.

soc/soc_sim.sv

@@ -1,7 +1,7 @@
 module soc_sim (
     input bit core_clk
 );
-
+  wire          clk_out;
   logic         rst_l;
   logic         dbg_rst_l;
 
@@ -363,6 +363,7 @@ module soc_sim (
 
   soc_top rvsoc (
       .clk(core_clk),
+      .clk_o(clk_out),
       .rst(rst_l),
       .dbg_rst(dbg_rst_l),